山东大学电子设计自动化(EDA)硬件实验-实验3 并行加法器设计

一:  实验目的

1．设计一个 4 位加法器。

2．体会用 HDL 进行逻辑描述的优点。

3．熟悉层次化设计方法。

二:  实验仪器与器材

1．EDA 开发软件.

2．微机

3．实验开发系统

4．打印机

5．其他器件与材料

三:  实验说明

本实验实现一个 4 位二进制数加法器，其功能框图如图 8.2 所示。实验时用高 低电平开关作为输入，用数码管作为输出(或用发光二极管)，管脚锁定可根据实验系统自行安排。

四:  实验要求

１．用硬件描述语言编写 4位二进制数全加器的源文件；

２．对设计文件进行编译；

３．仿真设计文件。

４．编程下载并进行实验验证。

５．选作：在顶层电路中调用   ADD4 完成一个  1 位   BCD 码加法器的设计。

五:  实验报告要求

1．写出全加器的 HDL 源文件；

2. 写出仿真和硬件测试结果；

3．画出 1 位   BCD 码加法器的顶层原理图。

六:   实验内容

1. 源文件:

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity add4 is
	port(a,b:in std_logic_vector(3 downto 0);
		 cin:in std_logic;
		 so:out std_logic_vector(3 downto 0);
		 co:out std_logic);
end add4;

architecture info of add4 is
	signal aa,bb,ss:std_logic_vector(4 downto 0);
	begin
		aa<='0'&a;
		bb<='0'&b;
		ss<=aa+bb+cin;
		so<=ss(3 downto 0);
		co<=ss(4);
end architecture info;

2.编译情况

3.引脚配置

4.仿真波形图